信號/電源完整性仿真分析與實踐

第1篇 基礎理論篇
第1章 高速系統設計簡介 2
1.1 PCB設計技術回顧 2
1.2 什麼是「高速」系統設計 3
1.3 如何應對高速系統設計 8
1.3.1 理論作為指導和基准 9
1.3.2 積累實踐經驗 11
1.3.3 平衡時間與效率 11
1.4 小結 12
第2章 高速系統設計理論基礎 14
2.1 微波電磁波簡介 14
2.2 微波傳輸線 16
2.2.1 微波等效電路物理量 17
2.2.2 微波傳輸線等效電路 17
2.3 電磁波傳輸和反射 21
2.4 微波傳輸介質 24
2.4.1 微帶線（Microstrip Line） 25
2.4.2 微帶線的損耗 26
2.4.3 帶狀線（Strip Line） 28
2.4.4 同軸線（Coaxial Line） 29
2.4.5 雙絞線（Twist Line） 30
2.4.6 差分傳輸線 30
2.4.7 差分阻抗 33
2.5 「阻抗」的困惑 33
2.5.1 阻抗的定義 34
2.5.2 為什麼要考慮阻抗 35
2.5.3 傳輸線的結構和阻抗 35
2.5.4 瞬時阻抗和特征阻抗 36
2.5.5 特征阻抗和信號完整性 37
2.5.6 為什麼是50Ω 37
2.6 阻抗的測量 38
2.7 「阻抗」的困惑之答案 40
2.8 趨膚效應 41
2.9 傳輸線損耗 42
2.10 小結 44
第3章 信號/電源完整性 45
3.1 什麼是信號/電源完整性 45
3.2 信號完整性問題分類 47
3.3 高頻信號傳輸的要素 49
3.4 反射的產生和預防 50
3.4.1 反射的產生 51
3.4.2 反射的消除和預防 55
3.5 串擾的產生和預防 67
3.5.1 串擾的產生 67
3.5.2 串擾的預防與消除 71
3.6 電源完整性分析 73
3.6.1 電源系統設計目標 74
3.6.2 電源系統設計方法 76
3.6.3 電容的理解 78
3.6.4 電源系統分析方法 81
3.6.5 電源建模和仿真算法 82
3.6.6 SSN分析和應用 84
3.7 電磁兼容性EMC和電磁干擾EMI 88
3.7.1 EMC/EMI 和信號完整性的關系 89
3.7.2 產生EMC/EMI問題的根源 90
3.8 正確認識回流路徑（參考平面） 92
3.8.1 什麼是高頻信號的回流路徑 92
3.8.2 回流路徑的選擇 93
3.8.3 回流路徑的連續一致性 96
3.9 影響信號完整性的其他因素 97
3.10 小結 97

第2篇 軟件操作篇
第4章 Mentor高速系統設計工具 100
4.1 Mentor高速系統設計流程 101
4.2 約束編輯系統（Constrain Editor System） 105
4.3 信號/電源完整性分析工具：HyperLynx 109
4.3.1 HyperLynx的工具架構 109
4.3.2 HyperLynx的通用性 113
4.3.3 HyperLynx的易用性 113
4.3.4 HyperLynx的實用性 117
4.3.5 Mentor高速仿真技術的發展趨勢 121
4.4 前仿和后仿 122
4.5 HyperLynx -LineSim使用簡介 124
4.5.1 分析前准備工作 125
4.5.2 建立信號網絡 127
4.5.3 設置仿真條件 128
4.5.4 仿真結果和約束設置 131
4.6 HyperLynx-BoardSim使用簡介 132
4.6.1 設計文件的導入 132
4.6.2 設置仿真條件 133
4.6.3 關鍵網絡分析 135
4.6.4 多板聯合仿真 137
4.7 HyperLynx -3DEM簡介 139
4.8 小結 141
第5章 高速系統仿真分析和設計方法 142
5.1 高速電路設計流程的實施條件分析 142
5.2 IBIS模型 144
5.2.1 IBIS模型介紹 144
5.2.2 IBIS模型的生成和來源 146
5.2.3 IBIS模型的常見錯誤及檢查方法 152
5.2.4 IBIS文件介紹 155
5.2.5 如何獲得IBIS模型 159
5.2.6 在HyperLynx中使用IBIS模型 160
5.2.7 在Cadence流程中使用IBIS模型 162
5.2.8 DML模型簡介 163
5.3 仿真分析條件設置 167
5.3.1 Stackup——疊層設置 168
5.3.2 DC Nets——直流電壓設置 168
5.3.3 器件類型和管腳屬性設置 169
5.3.4 SI Models——為器件指定模型 171
5.4 系統設計和（預）布局 173
5.5 使用HyperLynx進行仿真分析 176
5.5.1 拓撲結構抽取 176
5.5.2 在HyperLynx中進行仿真 177
5.6 約束規則生成 183
5.6.1 簡單約束設計——Length/ Delay 183
5.6.2 差分布線約束——Diff Pair 184
5.6.3 網絡拓撲約束——Net Scheduling 185
5.7 約束規則的應用 187
5.7.1 層次化約束關系 187
5.7.2 約束規則的映射 189
5.7.3 CES約束管理系統的使用 190
5.8 布線后的仿真分析和驗證 191
5.8.1 布線后仿真的必要性 191
5.8.2 布線后仿真流程 192
5.9 電源完整性設計方法和流程 194
5.9.1 確定電源系統的目標阻抗 196
5.9.2 DC Drop——直流壓降分析 197
5.9.3 電源平面諧振點分析 199
5.9.4 VRM去耦作用分析 202
5.9.5 去耦電容的集總式交流特性分析 204
5.9.6 去耦電容的分布式交流特性分析 206
5.9.7 電源噪聲特性分析 207
5.9.8 電源平面模型抽取 209
5.9.9 HyperLynx-PI電源系統設計流程總結 210
5.9.10 創建VRM模型 211
5.9.11 電容的布局和布線 213
5.9.12 合理認識電容的有效去耦半徑 215
5.10 小結 217

第3篇 DDR系統仿真及案例實踐篇
第6章 DDRx系統設計與仿真分析 220
6.1 DDR系統概述 220
6.2 DDR規范解讀 222
6.2.1 DDR規范的DC和AC特性 223
6.2.2 DDR規范的時序要求 225
6.2.3 DDR芯片的電氣特性和時序要求 226
6.2.4 DDR控制器的電氣特性和時序要求 229
6.2.5 DDR刷新和預充電 230
6.3 DDRx總線技術發展 233
6.3.1 DDRx信號斜率修正 233
6.3.2 DDRx ODT的配置 236
6.3.3 從DDR2到DDR3 237
6.3.4 DDR3的WriteLeveling 238
6.3.5 DDR2及DDR3的協議變化 239
6.4 DDRx系統仿真分析方法 240
6.4.1 在HyperLynx中仿真DDRx 系統 240
6.4.2 仿真結果的分析和解讀 253
6.5 LPDDRx簡介 254

第4篇 高速串行技術篇
第7章 高速串行差分信號設計及仿真分析 258
7.1 高速串行信號簡介 259
7.1.1 數字信號總線時序分析 259
7.1.2 高速串行總線 262
7.1.3 Serdes的電路結構 264
7.1.4 Serdes的應用 265
7.2 高速串行信號設計 266
7.2.1 有損傳輸線和信號（預）加重 267
7.2.2 表面粗糙度對傳輸線損耗的影響 270
7.2.3 高頻差分信號的布線和匹配設計 271
7.2.4 過孔的Stub效應 273
7.2.5 連接器信號分布 275
7.2.6 加重和均衡 276
7.2.7 碼間干擾ISI和判決反饋均衡器DFE 278
7.2.8 AC耦合電容 281
7.2.9 回流路徑的連續性 285
7.2.10 高速差分線的布線模式和串擾 286
7.2.11 緊耦合和松耦合 287
7.3 高速串行信號仿真分析 289
7.3.1 系統級仿真 289
7.3.2 S參數（Scattering parameters） 291
7.3.3 互連設計和S參數分析 294
7.3.4 檢驗S參數質量 300
7.3.5 S參數的使用 305
7.3.6 高速差分串行信號的仿真需求 306
7.3.7 IBIS-AMI模型介紹 308
7.3.8 HyperLynx AMI Wizard通道仿真分析 310
7.3.9 6Gbps，12Gbps！然后 313
7.4 抖動（Jitter） 314
7.4.1 認識抖動（Jitter） 315
7.4.2 實時抖動分析 316
7.4.3 抖動各分量的典型特征 318

第5篇 結束與思考篇
第8章 實戰后的思考 324
術語和縮略詞 329