計算機組成原理實踐教程

第1章 Verilog HDL快速入門
1.1 Verilog HDL概述
1.2 Verilog HDL語法概要
1.2.1 數據類型及數的表示
1.2.2 運算符
1.2.3 模塊
1.2.4 編譯指示字
1.3 組合邏輯的Verilog HDL描述
1.3.1 用assign持續賦值語句描述組合邏輯
1.3.2 用always過程語句描述組合邏輯
1.4 時序邏輯的Verilog HDL描述
1.4.1 觸發器
1.4.2 同步復位和異步復位
1.4.3 門控時鍾和時鍾使能
1.4.4 數據寄存器
1.4.5 計數器和移位寄存器
1.4.6 鎖存器
1.4.7 存儲器
1.4.8 阻塞賦值和非阻塞賦值
1.5 層次化和參數化設計
1.5.1 層次化設計
1.5.2 參數化設計
1.5.3 generate結構

第2章 16位微程序控制計算機的設計
2.1 概述
2.2 指令系統設計
2.2.1 指令格式及尋址方式
2.2.2 指令類型
2.3 運算器設計
2.3.1 補碼加減運算電路
2.3.2 運算結果的特征標志
2.3.3 多功能加減運算電路
2.3.4 算術邏輯單元ALU設計
2.3.5 移位寄存器設計
2.3.6 運算器數據通路
2.4 微程序控制器設計
2.4.1 微程序控制器的基本組成
2.4.2 微指令寄存器μIR和微指令譯碼
2.4.3 微地址寄存器和微地址的形成
2.4.4 微程序控制時序
2.5 微程序設計
2.5.1 指令執行過程
2.5.2 微程序的設計方法
2.5.3 取指令的微程序設計
2.5.4 取操作數階段微程序設計
2.5.5 執行階段微程序設計舉例
2.6 主存儲器
2.7 輸入輸出
2.7.1 概述
2.7.2 輸出接口
2.7.3 輸入接口
2.7.4 中斷控制器
2.7.5 CPU對中斷的支持
2.8 片上調試器
2.8.1 JTAG簡介
2.8.2 JTAG調試原理及結構

第3章 實驗項目
3.1 信號和傳輸
3.1.1 實驗目的
3.1.2 實驗原理
3.1.3 實驗操作和記錄
3.2 加減運算及特征標志
3.2.1 實驗目的
3.2.2 實驗原理
3.2.3 預習要求
3.2.4 實驗操作和記錄
3.3 運算器數據通路
3.3.1 實驗目的
3.3.2 實驗原理
3.3.3 預習要求
3.3.4 實驗操作和記錄
3.4 主存儲器組織
3.4.1 實驗目的
3.4.2 實驗原理
3.4.3 預習要求
3.4.4 實驗操作和記錄
3.5 高速緩沖存儲器
3.5.1 實驗目的
3.5.2 實驗原理
3.5.3 預習要求
3.5.4 實驗操作和記錄
3.6 指令和尋址方式
3.6.1 實驗目的
3.6.2 實驗原理
3.6.3 實驗操作和記錄
3.7 微程序控制器
3.7.1 實驗目的
3.7.2 實驗原理
3.7.3 預習要求
3.7.4 實驗操作和記錄
3.8 微程序設計
3.8.1 實驗目的
3.8.2 實驗原理
3.8.3 預習要求
3.8.4 實驗操作和記錄
3.9 中斷電路
3.9.1 實驗目的
3.9.2 實驗原理
3.9.3 預習要求
3.9.4 實驗操作和記錄
3.10 輸入輸出和中斷
3.10.1 實驗目的
3.10.2 實驗原理
3.10.3 預習要求
3.10.4 實驗操作和記錄
3.11 實驗電路的調試支持

第4章 課程設計項目
4.1 項目1——微程序設計
4.1.1 熟悉微程序的設計和調試方法
4.1.2 雙操作數指令的設計與調試
4.1.3 條件轉移指令的設計與調試
4.1.4 移位指令的設計與調試
4.1.5 堆棧相關指令的設計與調試
4.1.6 中斷系統的設計與調試
4.1.7 考核
4.2 項目2——CPU設計
4.2.1 CPU的初步設計與驗證
4.2.2 擴充輸出接口
4.2.3 擴充條件轉移指令
4.2.4 擴充移位指令
4.2.5 擴充堆棧類指令
4.2.6 中斷系統的設計
4.2.7 考核

第5章 設計工具與實驗環境
5.1 Altera Quartus Ⅱ使用入門
5.1.1 設計流程
5.1.2 片內存儲器塊的使用
5.1.3 系統存儲器數據編輯器
5.2 Xilinx ISE使用入門
5.2.1 設計流程
5.2.2 片內存儲器塊的使用
5.3 實驗開發板
5.3.1 Altera/Terasic DE2-115教學開發板
5.3.2 Xilinx/Digilent Nexys3 FPGA開發板
5.4 實驗系統
5.4.1 實驗系統組成
5.4.2 實驗系統軟件
5.4.3 邏輯部件實驗的操作
5.4.4 模型機實驗的操作