Xilinx FPGA應用進階：通用IP核詳解和設計開發

第1章 Xilinx FPGA發展和應用
1.1 可編程器件現狀和發展簡介
1.1.1 可編程器件的特點與應用
1.1.2 可編程器件廠家介紹
1.1.3 可編程器件發展趨勢
1.2 Xilinx FPGA簡介
1.2.1 Xilinx FPGA產品介紹
1.2.2 Xilinx Virtex-6系列FPGA
1.3 基於IP Core的FPGA設計
1.3.1 IP Core分類
1.3.2 AXI總線協議在Xilinx IP核中的應用
1.3.3 基於IP Core的FPGA設計流程
1.4 FPGA在通信領域的應用優勢
1.4.1 FPGA在通信領域的技術優勢
1.4.2 Xilinx FPGA的IP核群
1.5 NetFPGA板卡的應用基礎
1.5.1 NetFPGA-1G板卡介紹
1.5.2 NetFPGA-10G板卡介紹
1.5.3 大學生信息安全競賽與NetFPGA
1.6 本章小結
第2章 Xilinx FPGA時鍾資源詳述
2.1 Xilinx FPGA時鍾資源
2.1.1 Xilinx FPGA時鍾資源分類
2.1.2 Xilinx FPGA時鍾管理器說明
2.2 Xilinx FPGA時鍾詳述
2.2.1 時鍾相關的基本概念
2.2.2 全局時鍾資源介紹
2.2.3 區域時鍾
2.3 Virtex-5 DCM介紹與使用說明
2.3.1 DCM功能和結構
2.3.2 DCM生成演示過程
2.3.3 DCM IP核時序仿真
2.4 Virtex-5 PLL介紹與使用說明
2.4.1 PLL內部結構和功能說明
2.4.2 PLL生成演示過程
2.4.3 PLL IP核時序仿真
2.5 Virtex-6 MMCM介紹與使用說明
2.5.1 MMCM功能和結構簡介
2.5.2 MMCM生成演示過程
2.5.3 MMCM IP核時序仿真
2.6 本章小結
第3章 Block RAM核的功能簡介和應用說明
3.1 Xilinx FPGA器件內部存儲資源介紹
3.1.1 基於Block RAM的IP核簡介
3.1.2 Block RAM與DRAM的區別
3.2 Virtex-6 Block RAM內部結構詳細說明
3.2.1 Block RAM接口介紹
3.2.2 Block RAM寫屬性介紹
3.3 ROM核生成實例詳解
3.3.1 ROM核生成演示
3.3.2 coe文件解釋說明
3.3.3 ROM接口信號時序圖
3.4 RAM IP核生成實例詳解
3.4.1 RAM IP核生成演示
3.4.2 RAM接口信號時序圖
3.5 FIFO IP核生成實例詳解
3.5.1 FIFO IP核生成演示
3.5.2 FIFO接口信號時序圖
3.5.3 FIFO生成命名規范
3.6 CAM IP核生成實例詳解
3.6.1 TCAM器件的相關知識
3.6.2 CAM IP核簡介
3.6.3 CAM IP接口信號說明
3.6.4 CAM核工作模式
3.6.5 CAM IP核生成演示
3.6.6 CAM IP接口信號時序圖
3.7 本章小結
第4章 TEMAC核的功能和應用介紹
4.1 以太網技術介紹
4.1.1 以太網的發展演進
4.1.2 以太網協議規范介紹
4.2 Xilinx千兆以太網解決方案
4.2.1 千兆以太網IP核簡介
4.2.2 TEMAC核的典型應用
4.2.3 TEMAC核開發優勢
4.3 TEMAC核結構介紹
4.3.1 TEMAC整體結構
4.3.2 嵌入式以太網MAC功能簡介
4.4 用戶接口信號詳述
4.4.1 用戶發送接口功能和信號介紹
4.4.2 用戶接收接口功能和信號介紹
4.5 AXI4-Lite接口信號
4.5.1 AXI4-Lite接口信號說明
4.5.2 基於AXI4-Lite接口的讀過程
4.5.3 基於AXI4-Lite接口的寫過程
4.5.4 MAC地址/幀內容過濾
4.5.5 基於AXI4-Lite接口的相關配置和管理
4.6 MDIO配置接口
4.6.1 MDIO接口簡介
4.6.2 MDIO接口信號定義
4.6.3 TEMAC核中的MDIO控制
4.7 物理接口說明
4.7.1 MII接口分析
4.7.2 GMII/RGMII接口分析
4.7.3 SGMII/1000 Base-X接口分析
4.8 TEMAC核的生成和仿真實驗
4.8.1 TEMAC核的生成
4.8.2 建立TEMAC核仿真工程
4.8.3 TEMAC仿真實驗說明
4.9 本章小結
第5章 LVDS技術規范及其應用
5.1 LVDS接口標准和規范
5.1.1 LVDS技術規范簡介
5.1.2 LVDS典型電路簡介
5.2 LVDS源同步傳輸方案
5.2.1 源同步接口介紹
5.2.2 源同步偏斜分析
5.2.3 去偏斜解決方案
5.3 OIF-SPI4-02.10接口標准
5.3.1 SPI-4.2接口簡介
5.3.2 SPI-4.2接口信號和功能描述
5.4 IODELAYE1 IP核說明
5.4.1 IODELAYE1概述
5.4.2 IODELAYE1接口信號和參數
5.4.3 IODELAYE1延遲控制時序
5.4.4 IDELAYCTRL的介紹
5.5 ISERDESE1 IP核說明
5.5.1 ISERDESE1接口和功能概述
5.5.2 ISERDESE1的接口信號和屬性
5.5.3 BITSLIP子模塊說明
5.6 OSERDES IP核說明
5.6.1 OSERDES結構概述
5.6.2 OSERDES接口信號和屬性
5.6.3 OSERDES接口信號時序
5.7 動態相位調整解決方案
5.7.1 DPA實現方案概述
5.7.2 DPA實現簡介
5.8 本章小結
第6章 Xilinx DDR3存儲器接口解決方案
6.1 DDR3 SDRAM存儲器概述
6.1.1 DDR3 SDRAM相關名詞解釋
6.1.2 DDR3 SDRAM存儲器操作流程
6.1.3 DDR3 SDRAM引腳介紹
6.2 DDR3控制器IP核主要模塊描述
6.2.1 用戶接口模塊
6.2.2 存儲器控制模塊
6.2.3 PHY模塊
6.3 DDR3 IP核接口操作
6.3.1 用戶接口操作
6.3.2 讀延遲
6.4 DDR3控制器IP核的例化
6.4.1 選擇MIG工具
6.4.2 DDR3控制器的生成
6.4.3 DDR3控制器IP核生成文件說明
6.4.4 UCF文件校驗及規則
6.5 DDR3控制器IP核的約束
6.5.1 時序約束
6.5.2 I/O引腳約束
6.6 DDR3控制器IP核的仿真模型
6.6.1 流量生成器
6.6.2 存儲器初始化和流量測試
6.6.3 仿真調試
6.7 本章小結