基于Verilog HDL與Cadence的數字系統設計技術

以EDA技術設計為出發點，專門針對各大高校信息、自動化、計算機專業在校學生和在公司中初始學習硬件技術的開發人員而編寫的數字系統制版技術材料，主要目的是使讀者克服學習硬件開發技術的困難，使學習硬件技術像學習軟件技術一樣簡單。

《基于Verilog HDL與Cadence的數字系統設計技術》的技術開發以邏輯代數的運算、定理和化簡方法為理論指導，研究原理圖設計方法，引入FPGA的開發軟件QuartusⅡ9.1，在其中利用VerilogHDL設計實現電路常用芯片的開發，可以在不必了解芯片內部工作原理的基礎上，通過程序設計者的硬件行為描述獲得芯片及引腳的相關信息。

《基于Verilog HDL與Cadence的數字系統設計技術》選擇CadenceSPB16.3作為設計數字系統原理圖和電路板的軟件，用同一個數字系統實例說明設計原理圖和制作電路板的連續過程︰原理圖→網絡表→焊盤、封裝、制版→導入網絡表→布局→覆銅→布線→後處理→送廠家制版。