第1章 FPGA結構比較
1.1 一點提醒
1.2 一些背景信息
1.3 反熔絲、SRAM與其他
1.3.1 基于SRAM的器件
1.3.2 基于SRAM器件的安全問題和解決方案
1.3.3 基于反熔絲的器件
1.3.4 基于EPROM的器件
1.3.5 基于E2PROM/FLASH的器件
1.3.6 FLASH-SRAM混合器件
1.3.7 小結
1.4 細粒度、中等粒度和粗粒度體系結構
1.5 基于MUX與基于LUT的邏輯塊
1.5.1 基于MUX的體系結構
1.5.2 基于LUT的體系結構
1.5.3 基于MUX還是基于LUT
1.5.4 3、4、5或6輸入LUT
1.5.5 LUT、分布式RAM與移位寄存器
1.6 CLB、LAB與slice
1.6.1 Xilinx邏輯單元
1.6.2 Altera邏輯部件
1.6.3 slicing和dicing
1.6.4 CLB和LAB
1.6.5 分布式RAM和移位寄存器
1.7 快速進位鏈
1.8 嵌入式RAM
1.9 嵌入式乘法器、加法器和MAC等
1.10 嵌入式處理器核（硬核與軟核）
1.10.1 微處理器硬核
1.10.2 微處理器軟核
1.11 時鐘樹和時間管理器
1.11.1 時鐘樹
1.11.2 時鐘管理器
1.12 通用I/O
1.12.1 可配置I/O標準
1.12.2 可配置I/O阻抗
1.12.3 核電壓與I/O電壓
1.13 吉比特收發器
1.14 IP硬核、IP軟核與IP固核
1.15 系統門與實際門
1.16 FPGA年齡
第2章 設計技巧、原則與指導
2.1 硬件描述語言
2.2 自頂向下設計
2.2.1 使用HDL
2.2.2 書面設計規範
2.2.3 分配資源
2.2.4 設計劃分
2.2.5 設計靈活性與優化
2.2.6 可重用性
2.2.7 布局規劃
2.2.8 驗證
2.2.9 了解體系結構
2.3 同步設計
2.3.1 同步設計五原則
2.3.2 競爭條件
2.3.3 延遲相關邏輯
2.3.4 保持時間違例
2.3.5 毛刺
2.3.6 門控時鐘
2.3.7 異步信號與亞穩態
2.3.8 允許使用異步邏輯的情況
2.4 浮動節點
2.5 總線競爭
2.6 獨熱狀態編碼
2.7 可測性設計
2.8 測試冗余邏輯
2.8.1 什麼是冗余邏輯
2.8.2 怎樣測試冗余邏輯
2.9 初始化狀態機
2.10 可觀測節點
2.11 掃描技術
2.12 內建自測試
2.13 特征分析
2.14 小結
第3章 VHDL基礎
3.1 引言
3.2 實體︰模型接口
3.2.1 實體定義
3.2.2 端口
3.2.3 通用屬性語句
3.2.4 常數
3.2.5 實體舉例
3.3 構造體︰模型行為
3.3.1 構造體的基本定義
3.3.2 構造體聲明
3.3.3 構造體語句
3.4 進程︰VHDL中的基本功能單元
3.5 基本變量類型和操作符
3.5.1 常數
3.5.2 信號
3.5.3 變量
3.5.4 布爾操作符
3.5.5 算術操作符
3.5.6 比較操作符
3.5.7 移位函數
3.5.8 拼接
3.6 判斷與循環
3.6.1 if-then-else語句
3.6.2 case語句
3.6.3 for語句
3.6.4 while循環
3.6.5 exit語句
3.6.6 next語句
3.7 層次化設計
3.7.1 函數
3.7.2 包
3.7.3 元件
3.7.4 過程
3.8 調試模型
3.9 基本數據類型
3.9.1 基本類型
3.9.2 數據類型︰bit
3.9.3 數據類型︰Boolean
3.9.4 數據類型︰整數
3.9.5 數據類型︰字符型
3.9.6 數據類型︰實數
3.9.7 數據類型︰時間
3.10 小結
第4章 存儲器建模
4.1 存儲器陣列
4.1.1 Shelor方法
4.1.2 VITAL_Memory包
4.2 存儲器功能建模
4.2.1 使用行為模型方法
4.2.2 使用VITAL2000方法
4.3 VITAL_Memory路徑延遲
4.4 VITAL_Memory時序約束
4.5 預加載存儲器
4.5.1 行為存儲器預加載
4.5.2 VITAL_Memory預加載
4.6 其他類型存儲器的建模
4.6.1 同步靜態RAM
4.6.2 DRAM
4.6.3 SDRAM
4.7 小結
第5章 同步狀態機設計與分析
第6章 嵌入式處理器
第7章 數字信號處理
第8章 嵌入式音頻處理基礎
第9章 嵌入式視頻與圖像處理基礎
第10章 利用Simulink中的框圖設計流式FPGA應用
第11章 梯形圖與功能框圖編程
第12章 定時器
索引
