台積電為何這麼強：半導體的計算光刻及佈局優化

前言

01 概述
1.1 積體電路的設計流程和設計工具
1.2 積體電路製造流程
1.3 可製造性檢查與設計製造協作最佳化

02 積體電路物理設計
2.1 設計匯入
2.2 晶片配置與電源規劃
2.3 佈局
2.4 時鐘樹綜合
2.5 佈線
2.6 簽核

03 光刻模型
3.1 基本的光學成像理論
3.2 光刻光學成像理論
3.3 光刻膠模型
3.4 光刻光學成像的評價指標

04 解析度提升技術
4.1 傳統解析度提升技術
4.2 多重圖形技術
4.3 光學鄰近修正技術
4.4 光源 光罩聯合最佳化技術

05 蝕刻效應修正
5.1 蝕刻效應修正流程
5.2 基於規則的蝕刻效應修正
5.3 基於模型的蝕刻效應修正
5.4 EPC 修正策略
5.5 非傳統的蝕刻效應修正流程
5.6 基於機器學習的蝕刻效應修正

06 可製造性設計
6.1 DFM 的內涵和外延
6.2 增強佈局的穩固性
6.3 與光刻製程連結的DFM
6.4 與CMP 製程連結的DFM
6.5 DFM 的發展及其與設計流程的結合
6.6 提高元件可靠性的設計（DFR）
6.7 基於設計的測量與DFM 結果的驗證

07 設計與製程協作最佳化
7.1 製程流程建立過程中的DTCO
7.2 設計過程中的DTCO
7.3 基於佈局的良率分析及壞點檢測的DTCO

A 專業詞語檢索

前言

　　積體電路（晶片）是技術發展的產物，也是現代資訊社會的基礎。當前，人工智慧、無線通訊、虛擬實境、物聯網等熱點技術與應用，無不是依靠高性能晶片來實現的，因此晶片的設計與製造能力是衡量一個國家技術實力的重要指標。

　　光刻是積體電路製造的核心技術，超過晶片製造成本的三分之一花費在光刻製程上。在積體電路製造的諸多製程單元中，只有光刻能在晶圓上產生圖形，從而完成元件和電路的構造。光刻技術的發展，使得晶圓上的圖形越做越小、佈局（layout）密度不斷提高，實現了摩爾定律預期的技術節點。隨著技術節點的進步，光刻技術的內涵和外延也不斷演變。在0.35μm 技術節點之前，光刻製程可以簡單地分解為塗膠、曝光和顯影（設計佈局直接被製備在光罩上），光刻機具有足夠高的解析度，把光罩圖形投影在塗有光刻膠的晶圓上，顯影後得到與設計佈局一致的圖形。到了0.18μm 及以下技術節點，光刻機成像時的扭曲需要加以修正，設計佈局必須經過光學鄰近效應修正（optical proximity correction，OPC）後，才可以製備在光罩上。這種光罩圖形修正有效地補償了成像時的扭曲，最終在晶圓表面得到與佈局設計儘量一致的圖形。隨著技術節點的進一步變小，鄰近效應修正演變得越來越複雜，舉例來說，90nm 技術節點開始在光罩上增加亞解析度的輔助圖形（subresolution assist feature，SRAF）；20nm 及以下技術節點，僅對佈局修正已經不能滿足解析度和製程視窗的要求，還必須對曝光時光源照射在光罩上的方式（如光源條件）做最佳化，即只有對光源與光罩圖形協作最佳化（source mask co-optimization，SMO）才能保證光刻製程的品質。

　　光刻製程的目的是把佈局設計高保真地表現在基體上，但是，由於光刻機解析度、對準誤差等一系列技術條件的限制，光刻製程無法保證所有圖形的製程視窗，有些複雜圖形應避免在佈局上出現。此外，對佈局設計的限制，還來自對製造成本的考慮。這些對佈局設計的限制，最早是由製造工廠透過設計規則（design rules）的方式傳遞給佈局設計部門的。這些規則表現為一系列幾何參數，它們規定了佈局上圖形的尺寸及其相對位置。設計完成的佈局必須透過設計規則的檢查（design rule check）才能發送給製造部門做鄰近效應修正。隨著技術節點的變小，儘管使用的規則越來越多，但是設計規則的檢查仍然無法發現佈局上所有影響製造良率的問題，這是因為很多複雜的二維圖形難以用一組幾何尺寸來描述。於是，業界提出了可製造性設計（design for manufacture）的概念，它透過對設計佈局做製程模擬，從中發現影響製造良率的部分，從而提出修改建議。針對製造的設計縮短了製程研發的週期，保證了製造良率的快速提升，極大地減少了製造成本。65 ∼ 40nm 技術節點製程能快速研發成功並投入量產，可製造性設計是關鍵因素之一。

　　當積體電路發展到14 nm 及以下技術節點時，光刻技術從過去的一次曝光對應一層設計佈局，發展到了使用多次曝光來實現一層佈局。這種多次曝光還會有不同的實現方式，舉例來說，光刻- 蝕刻- 光刻- 蝕刻（litho-etch-litho-etch，LELE）、自對準雙重與多重成像技術（self-aligned double or multiple patterning，SADP 與SAMP）等。不同的光刻技術路線所能支援的佈局設計規則不盡相同。過去那種由光刻工程師確定光刻製程，設計工程師按指定的光刻製程來進行佈局設計的做法已經無法滿足設計及製程的最佳化需求。設計工程師必須與光刻工程師合作確定光刻方案，共同確保佈局設計既能滿足技術節點的要求又具有可製造性。

　　為此，一種新的技術理念，即設計與製造技術協作最佳化（design and technology co-optimization，DTCO）被提了出來，並迅速在業界得以應用。設計與製造協作最佳化架起了設計者和製造廠之間雙向交流的橋樑，在技術節點進一步變小、設計和製程複雜性進一步提高的情況下，對提升積體電路製造的製程良率具有十分重要的意義。

　　本書根據上述技術演進的想法來安排內容。

　　■ 第 1 章是概述，對積體電路設計與製造的流程做簡介。為了給後續章節做鋪陳，還特別說明了設計與製造之間是如何對接的。

　　■ 第 2 章介紹積體電路物理設計，詳細介紹積體電路佈局設計的全流程。

　　■ 第 3 章和第 4 章分別介紹光刻模型和解析度增強技術。佈局是依靠光刻實現在晶圓基體上的，所有的佈局可製造性檢查都是基於光刻模擬來實現的。這兩章是後續章節的理論基礎。

　　■ 第 5 章介紹蝕刻效應修正。蝕刻負責把光刻膠上的圖形轉移到基體上，在較大的技術節點中，這種轉移的偏差是可以忽略不計的；在較小的技術節點中，這種偏差必須考慮，而且新型介電材料和硬光罩（hard mask）的引入又使得這種偏差與圖形形狀緊密連結。光罩上的
圖形必須對這種偏差做重新定向（retargeting）。

　　■ 第 6 章介紹可製造性設計，聚焦於與佈局相關的製造製程，即如何使佈局設計得更適合光刻、化學機械研磨（chemical mechanical polishing，CMP）等製程。

　　■ 第 7 章介紹設計與製程協作最佳化，介紹如何把協作最佳化的思維貫徹到設計與製造的流程中。

　　積體電路設計與製造是一個國際化的產業，其中的專業詞彙都是「舶來品」，業界也習慣直接用英文交流。如何把這些專業詞彙準確翻譯成中文是一個挑戰。舉例來說，出現頻率很高的詞「佈局」，英文是"layout"，我們定義為物理設計完成後的圖形，而非光罩上的圖形，即還沒有做鄰近效應修正的"GDS" 檔案（pre-OPC）。為了避免問題，本書採用兩種做法：一種是在出現專業詞彙的地方用括號標注出其對應的英文；另一種是在本書最後增加一個中英文對照的專業詞語檢索，以便於讀者查閱。為了滿足讀者進一步學習的需求，本書每章末都提供了參考文獻。這些參考文獻都是經過篩選的，基本上是業界比較經典的資料。

　　本書是在中國科學院大學微電子學院和中國科學院微電子研究所的支持下完成的。特別感謝葉甜春研究員，本書的成文和出版離不開他對先進光刻重要性的肯定和對本課題組研發工作的長期支援。感謝周玉梅研究員、趙超研究員、王文武研究員對作者工作的支持，沒有他們的幫助，本書就不可能這麼快與讀者見面。感謝中國科學院微電子研究所先導製程研發中心的各位同事，正是與他們在工作中良好的互動和合作，為本書提供了靈感和素材。

　　本書是中國科學院微電子研究所計算光刻研發中心的老師共同努力的成果。第1 章由韋亞一研究員和張利斌副研究員共同編寫；第2 章由趙利俊博士編寫；第3 章由董立松副研究員編寫；第4 章除4.2.2 節多重圖形成像技術由張利斌副研究員編寫外，其餘部分由董立松副研究員編寫；第5 章由陳睿研究員編寫，孟令款博士參與了初期策劃；第6 章由韋亞一研究員編寫；第7 章由粟雅娟研究員編寫。全書的統稿和校正由韋亞一研究員完成。隨著積體電路技術節點的不斷推進，計算光刻與佈局設計最佳化的內涵與外延也在不斷演化，作者誠摯地希望讀者批評指正，以便於再版時進一步完善。由於作者知識水準有限，書中難免存在紕漏，敬請各位讀者批評指正。